Projeto de simulação em VHDL
Budget: $30 – $250 USD
O trabalho segue em anexo, porém uma breve descrição é:
O trabalho aborda a implementação de sistemas eletrônicos digitais de tempo real, destacando a necessidade de utilizar dispositivos lógicos programáveis, como FPGAs e CPLDs, para reduzir latências e tempo de resposta. A proposta inclui o uso de interfaces adequadas, como conversores série-para-paralelo e paralelo-para-série, para gerenciar o processamento em paralelo em aplicações de filtragem e equalização, com ênfase na eficiência computacional. O projeto de simulação em VHDL, compatível com o Vivado 2015.3, envolve a configuração de parâmetros como N=8 bits, K=16 bits, e i,j=1,...,2, com a entrega do relatório incluindo arquivos VHDL, testes de simulação, análise do projeto, diagramas de blocos, comparação de resultados e conclusões.
O trabalho aborda a implementação de sistemas eletrônicos digitais de tempo real, destacando a necessidade de utilizar dispositivos lógicos programáveis, como FPGAs e CPLDs, para reduzir latências e tempo de resposta. A proposta inclui o uso de interfaces adequadas, como conversores série-para-paralelo e paralelo-para-série, para gerenciar o processamento em paralelo em aplicações de filtragem e equalização, com ênfase na eficiência computacional. O projeto de simulação em VHDL, compatível com o Vivado 2015.3, envolve a configuração de parâmetros como N=8 bits, K=16 bits, e i,j=1,...,2, com a entrega do relatório incluindo arquivos VHDL, testes de simulação, análise do projeto, diagramas de blocos, comparação de resultados e conclusões.