Arquitetura de Processador MIPS 32-bits
Budget: $30 – $250 USD
Aqui está uma sugestão de descrição de projeto, otimizada para publicação em uma plataforma como a Freelancer.com, com base no documento que você forneceu.
Título da Vaga
Projetista VHDL/Verilog para Processador MIPS 32-bits (Pipeline e Cache)
Descrição Completa do Projeto
Estou buscando um desenvolvedor experiente em VHDL ou Verilog para completar um projeto acadêmico de arquitetura de computadores. O projeto é dividido em duas partes principais, e o freelancer deve entregar ambas as partes para a conclusão do trabalho.
O objetivo é projetar e implementar um processador MIPS de 32 bits, começando com um design básico e, em seguida, evoluindo-o para um sistema com pipeline e cache. Todo o desenvolvimento deve ser feito utilizando a plataforma online EDA Playground.
Parte 1: Processador MIPS 32-bits com ULA de Ponto Flutuante
Nesta primeira fase, o foco é criar o processador MIPS básico.
Requisitos Técnicos (Parte 1):
Projetar e implementar um processador MIPS de 32 bits.
O processador deve ter uma Arquitetura de Conjunto de Instruções (ISA) customizada/estendida.
Integrar uma Unidade Lógica Aritmética (ULA) de Ponto Flutuante de 32 bits proveniente do projeto Flopoco.
O projeto deve ser desenvolvido em VHDL ou Verilog e ser totalmente funcional no EDA Playground.
Prazo de Entrega (Parte 1): 17 de Novembro (17/11)
Parte 2: Evolução para Pipeline e Implementação de Cache
Após a conclusão da Parte 1, o sistema será transformado em um design mais complexo e de maior desempenho.
Requisitos Técnicos (Parte 2):
Transformar o processador MIPS (da Parte 1) em um sistema pipeline.
Incluir uma memória Cache no projeto para aumentar o desempenho.
As decisões sobre a arquitetura de cache (ex: mapeamento direto, associativo por conjunto, etc.) são livres, mas devem ser coerentes e justificadas dentro do projeto geral.
Prazo de Entrega (Parte 2): 11 de Dezembro (11/12)
Entregáveis Finais (para ambas as partes)
Para que o projeto seja considerado concluído, o desenvolvedor deve me enviar:
Código Fonte Completo: Um arquivo comprimido (.zip) contendo todos os arquivos de código-fonte (.hdl ou .v), testbenches e quaisquer outros documentos necessários para replicar e executar o projeto com sucesso na plataforma EDA Playground.
Programa de Teste em Assembly MIPS: Um programa de teste em MIPS Assembly projetado para demonstrar o correto funcionamento de todos os recursos e instruções do processador.
Requisito Crítico: Este programa de teste deve ser extensamente comentado. Os comentários devem explicar claramente o que o programa está fazendo e quais são os resultados esperados (ou seja, o estado final dos registradores ou da memória).
Título da Vaga
Projetista VHDL/Verilog para Processador MIPS 32-bits (Pipeline e Cache)
Descrição Completa do Projeto
Estou buscando um desenvolvedor experiente em VHDL ou Verilog para completar um projeto acadêmico de arquitetura de computadores. O projeto é dividido em duas partes principais, e o freelancer deve entregar ambas as partes para a conclusão do trabalho.
O objetivo é projetar e implementar um processador MIPS de 32 bits, começando com um design básico e, em seguida, evoluindo-o para um sistema com pipeline e cache. Todo o desenvolvimento deve ser feito utilizando a plataforma online EDA Playground.
Parte 1: Processador MIPS 32-bits com ULA de Ponto Flutuante
Nesta primeira fase, o foco é criar o processador MIPS básico.
Requisitos Técnicos (Parte 1):
Projetar e implementar um processador MIPS de 32 bits.
O processador deve ter uma Arquitetura de Conjunto de Instruções (ISA) customizada/estendida.
Integrar uma Unidade Lógica Aritmética (ULA) de Ponto Flutuante de 32 bits proveniente do projeto Flopoco.
O projeto deve ser desenvolvido em VHDL ou Verilog e ser totalmente funcional no EDA Playground.
Prazo de Entrega (Parte 1): 17 de Novembro (17/11)
Parte 2: Evolução para Pipeline e Implementação de Cache
Após a conclusão da Parte 1, o sistema será transformado em um design mais complexo e de maior desempenho.
Requisitos Técnicos (Parte 2):
Transformar o processador MIPS (da Parte 1) em um sistema pipeline.
Incluir uma memória Cache no projeto para aumentar o desempenho.
As decisões sobre a arquitetura de cache (ex: mapeamento direto, associativo por conjunto, etc.) são livres, mas devem ser coerentes e justificadas dentro do projeto geral.
Prazo de Entrega (Parte 2): 11 de Dezembro (11/12)
Entregáveis Finais (para ambas as partes)
Para que o projeto seja considerado concluído, o desenvolvedor deve me enviar:
Código Fonte Completo: Um arquivo comprimido (.zip) contendo todos os arquivos de código-fonte (.hdl ou .v), testbenches e quaisquer outros documentos necessários para replicar e executar o projeto com sucesso na plataforma EDA Playground.
Programa de Teste em Assembly MIPS: Um programa de teste em MIPS Assembly projetado para demonstrar o correto funcionamento de todos os recursos e instruções do processador.
Requisito Crítico: Este programa de teste deve ser extensamente comentado. Os comentários devem explicar claramente o que o programa está fazendo e quais são os resultados esperados (ou seja, o estado final dos registradores ou da memória).